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图1是用D型触发器构成的÷2分频电路。脉冲分频器有很宽的工作频带，低频端实际上没有限制，高端极限频率主要决定于使用的器件,但也与电路有关系。1兆赫以下可采用金属-氧化物-半导体(MOS)集成电路，1～30兆赫可采用晶体管-晶体管逻辑(TTL)电路，30～60兆赫则宜采用高速TTL电路,60～300兆赫应采用发射极耦合逻辑(ECL)电路。将N级÷2分频器串联起来，可构成÷2N非同步分频器。这种一级推一级的分频链具有节省器件和上限工作频率高的优点，但有延时积累的缺点,当级数N很大时，末级翻转时刻和第一级相比有很大的延迟，这在时序电路中是不允许的。此外，分频次数局限于2N也欠灵活。
图1 D型触发器构成的÷2分频电路
采用级间反馈可实现任意次数的分频，图2即为一例。图中的三个触发器由同一个脉冲序列驱动，能在需要翻转时一起翻转，属于同步分频器。它没有延时积累的问题,但与非同步分频器相比,获得同样的分频次数须用更多的器件，而且工作频率较低。此外还有一种脉冲分频器，其分频次数可由外界信号置定，称为程序分频器。这种分频电路已广泛用于频率合成器。
图2 级间反馈分频
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