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快闪记忆体在效能、元件特性、耐用度与单位储存容量等相关表现不断提升，已大量渗透到常见的日常家电、3C产品与IT装置中，而采行快闪记忆体技术的产品，也因为快闪记忆体具备高耐震表现，得以满足恶劣环境下的储存需求，面对种种的装载挑战，代表着以NAND Flash快闪记忆体为基础的储存设备，在开发上也必须面临更多挑战...
储存子系统，在现今的电子装置设计中，具一定程度的应用地位，因为许多系统设计情境，除非是嵌入式应用产品，核心处理器多半采与主记忆体、次储存记忆体分离的设计模式，顶多核心处理器与一阶、二阶快取整合方式设计，如此的设计模式具备相当多优点。
NAND Flash快闪记忆体近来成为固态硬碟的最佳选择，多数固态硬碟设计多采MLC元件进行架构。Intel
SLC NAND Flash晶片虽寿命长，但单位容量不若MLC产品，图为43nm制程SLC产品。Toshiba
例如，可以节省核心处理器的制作复杂度、提高良率、增加成本优势等，即便是采取整合的嵌入式应用设计，其使用容量也非无限制，系统端仅整合有限容量的储存空间，其余由外部储存体提供更大容量的资料储存功能。
NAND Flash快闪记忆体具成本、体积与整合优势
传统的储存媒介，如光储存媒体、磁性储存媒体，受限于光学或机械、磁力的物理特性与构型极限，其储存子系统都有一定程度的体积限制，例如，光储存媒体一定必须要有光碟片、驱动装置、雷射头、读取头等关键零组件，搭配控制器与机械结构，组成一个完整的储存子系统。而硬碟机也是由碟片、读取臂、读取头、驱动器、伺服系统等关键组件构成。
在传统的储存技术下，子系统的体积受限于物理特性，即便是透过改良的伺服机构、驱动器、伺服器去缩小体积，甚至是以强化储存碟片的单位记录容量，去减省碟片占据的空间，但再怎么发展，仍会遭遇装置开发的极限。
相反地，在积体电路化的Flash快闪记忆体技术下，不用考量构型、光学、磁性等物理限制，在实际生产的晶圆加工阶段，或是后段采行晶片堆叠或是系统化晶片的手段，就能轻松将单位容量倍增，甚至达到提升数十倍的效果。
尤其，快闪记忆体没有所谓的构型限制，也没有光学技术所需的空间需求，甚至不需要考量如硬碟必须建构一个完美的读写空间，因此，在建构子系统方面，可以比传统方式更容易与系统进行功能整合，尤其是在运行环境相对较严苛的嵌入式系统的整合方面，更凸显其性能效益。
目前各式NAND Flash快闪记忆体架构的开发，已逐渐以更新、更先进的晶片、IC制程技术改善原有的存储特性，甚至针对原有快闪记忆体的性能限制，更进一步提出改善方针，尤其在应对不同的系统整合需求，让NAND Flash快闪记忆体子系统的开发设计复杂度，比以往更具挑战性。
现有的NAND Flash快闪记忆体市场现况，有几种常见的设计方式，例如，采行快闪记忆体控制器与NAND Flash快闪记忆体元件分离的设计方式；或者可采行嵌入式NAND Flash快闪记忆体控制器及独立NAND Flash储存元件；也有选择managed NAND Flash快闪记忆体解决方案，这其实就是利用预先封装好的完整NAND Flash储存子系统。不同的方式，在性能、成本、体积方面各具优势。
因应新应用需求的设计改变
随着消费性产品对储存子系统的要求越来越高，不管是在读写速度或容量上，都较以往产品有更高的要求，高容量化已经成为目前相关商品的常态，因此在NAND Flash快闪记忆体的开发方面也必须呼应此未来需求。目前NAND Flash快闪记忆体容量上的应用差异，当元件的密度在单位存储超过4Gb时，传统采行512B的可程式化记录页面，已无法再为系统提供最佳的记忆体分段，目前多已转向利用2KB页面尺寸，来因应更大的快闪记忆体分页。
而大容量化的需求，也让现有的2KB可程式化记录页面不敷使用，已有制造商开始量产4KB页面尺寸的NAND Flash快闪记忆体。透过更大的可程式化记录页面去提升快闪记忆体的容量，仅是突破分段页面的记录瓶颈，基本上仍须透过根本方法，来扩充储存的单位容量。
目前采用40nm晶圆技术制程、8KB可程式化记录页面的快闪记忆体，也有业者开始供货，这在单位产品容量可以达到有效的提升效益。而为了提高单位容量，NAND Flash快闪记忆体制造商也尝试从单层单元(SLC)、改为采行每记录单元可储存4位元的多层单元(MLC)的快闪记忆体储存架构，让整体储存容量可获得爆发性的成长。
事实上，持续性的追求单位储存容量的极大化，也让NAND Flash快闪记忆体储存子系统面临新的技术挑战，例如，快闪记忆体装置或元件在因应消费性产品的多元功能要求，也必须进行更多改善与效能提升，像是控制器除了要肩负原有的储存单元写入、抹除、读出等控制工作外，还要因应新元件的多层资料读写需求，但在追求效能的同时，毕竟无法全面性的达到装置元件具备一致性的效能表现。
尤其是读出与写入效能，都会或多或少有些许误差，但对整合储存子系统来说，若没有针对元件的底层特性因应控制条件，可能会在读出资料的正确性产生误差，甚至部分厂商为了降低库存风险、同时维持成本优势，也会采取不同NAND Flash快闪记忆体向不同业者进货的商业行为模式，但在同一套储存子系统中，要因应不同来源或是略有效能差异的NAND Flash快闪记忆体，则在实际进行储存子系统整合时，其子系统就可能出现读/写方面的性能稳定性问题，甚至造成储存子系统的误动作。
较完整的作法是将原有的读/写控制器，进一步朝整合的方向进行开发，以建构一个独立的储存子系统为方向。例如，将控制器的功能以编程提供更完善的嵌入式控制支援，而在控制器方面新增读/写快取记忆体，同时针对多供货商来源的NAND Flash快闪记忆体元件的相容性特性资料，进行功能与驱动方面的最适化设计，尤其是针对相容性的问题，例如不同NAND Flash快闪记忆体供应商所提供的记忆体元件，可能具不同的抹除程序或是时序要求，必须在子系统内就能获得最佳化的控制，减少系统稳定性的影响。
NAND Flash快闪记忆体近来成为固态硬碟的最佳选择，多数固态硬碟设计多采MLC元件进行架构。Intel
SLC NAND Flash晶片虽寿命长，但单位容量不若MLC产品，图为43nm制程SLC产品。Toshiba
基本上，NAND Flash快闪记忆体的控制器，可解决的问题相当多，从效能、稳定性、功能性...等方面考量，均可在控制器功能或规格设计阶段进行改善，因为控制器在储存子系统的定位，乃是为NAND Flash快闪记忆体元件与电子系统间提供标准化介面，让系统设计者可以不用烦恼不同快闪记忆体元件来源、规格、时序要求，将储存子系统的开发负荷降到最低。
多数采行分离式的设计方案中，开发过程会将NAND Flash快闪记忆体IC、控制器、相关电路元件同时设置于单一系统载板，在系统运行时控制器进行储存系统识别，确认储存系统读写、容量与相关系统资源讯息，再透过必要之初始化程序(低阶格式化)让系统可以支援NAND Flash快闪记忆体储存子系统的读/写需求。
也有一种方式是透过解决方案供应商提供的managed NAND解决方案，来解决前述的开发阶段问题，此类方案会将整合式ATA控制器(或SATA)与多个NAND Flash快闪记忆体晶片进行结合，成为一组多晶片封装的产品形式，相较前述的分离式储存子系统方案，可提供一个更简化且完整的NAND Flash快闪记忆体储存子系统，尤其这类解决方案在子系统的体积与整合优势相当高，因为整个储存子系统已利用IC层次的整合方式，在系统开发阶段也只要如同基本元件的套装组合进行设计，一次搞定储存子系统的应用需求。
针对开发阶段需求的产品改善
managed NAND解决方案是一种采取紧密封装的设计方式，基本上已完整地整合随插即用的NAND Flash快闪记忆体储存子系统，由于managed NAND在制造阶段为采购NAND Flash未封装元件与控制器元件进行系统封装，在元件的取得成本方面获得有效压缩，而采取系统封装的方式让单纯的晶片即实践NAND Flash快闪记忆体储存子系统，更适合体积极度缩小化的嵌入式系统应用产品。
多数NAND Flash快闪记忆体储存子系统的效能与功能关键，多在于嵌入式快闪记忆体的档案管理系统设计，记忆体档案管理系统为管控主系统与快闪记忆体间的资料读写交换机制，从开发者的角度观察，NAND Flash快闪记忆体储存子系统的档案管理系统可大幅简化写入NAND Flash快闪记忆体的程序。
因为控制器可自动因应不同NAND Flash快闪记忆体供应商提供的元件，甚至可因应不同的元件特性进行最佳化读/写，另亦具备实时纠错支援，并提供NAND Flash快闪记忆体元件缺陷修复能力。此外，NAND Flash快闪记忆体的档案管理系统，还须具备支援平均写入、延续元件使用寿命的最佳化功能，在存储资料的完整性与储存子系统的寿命方面，需更多的技术支援。
但在NAND Flash快闪记忆体储存子系统方面，对于档案系统的设计方式，目前仍为各技术供应商的关键技术，有些是针对低成本诉求的设计方式，为利用光罩以可程式化ROM建构档案系统，有些是利用可重复编程的记忆体来进行档案系统建构，两者在架构上有成本上的差异，也互有优缺点。NAND Flash快闪记忆体储存技术变动相当快速，对于采取初期具低成本的ROM进行档案系统建构，这表示每次系统异动都需要进行光罩程序加工，来写入档案系统的功能编程，这对整体的NAND Flash快闪记忆体储存子系统而言，其生产时程、错误修正的弹性较低，衍生的成本或许也会高一些。
如果采取的是如同‘韧体’的设计手段，把档案系统与NAND Flash快闪记忆体控制关键功能，置放在可重复写入、修改的储存区段上，让开发者可以相对快速、低成本的方式进行持续性的元件功能修改，这种模式或许可以得到最佳的开发效能，轻松因应不同的开发需求。
多数的NAND Flash快闪记忆体储存子系统开发中，针对坏区块的管理也是极重要的一环！NAND Flash快闪记忆体为达到高良率要求，通常允许元件部分出现可接受的小量坏区块，同时让元件可在具坏区块的现况下运行，而记忆体IC制造商会在产品资料中详述记忆体元件中的坏区块位置，开发商可在生产前的初始化程序，在NAND Flash快闪记忆体储存子系统中的韧体标记坏区块，或同时进行坏区块管理程序，确认韧体不要将资料存取至已知的坏区块中，同时，未来也可在元件出现额外的坏区块时，进行韧体坏区块标示的资料更新程序，改动最新的坏区块映射图。
基于坏区块管理，也是NAND Flash快闪记忆体储存子系统耐用性的考验指标之一，NAND Flash快闪记忆体另一个最大的难题就是如何延续有限的使用次数！一般而言，NAND Flash快闪记忆体每个快闪记忆单元均有写入次数限制，尤其在重复进行抹除/写入寿命周期后，快闪记忆体的记录单元将出现无法稳定保存数据的问题，在制造商尝试利用MLC或更小的线路进行晶片设计、以保有最大单位容量时，这问题也会被凸显出来。
观察其耐用度的差异，在制造方式为SLC时，单位位元的读写寿命周期可高达10万次，但MLC制作之元件，单位位元的读写周期大多仅有1万次水准。
在NAND Flash快闪记忆体储存子系统的控制器设计中，可于韧体进行损耗平衡的功能性设计，藉此减少大量集中抹写同一个位元的机会，因为分散了抹写的次数，即可让整个NAND Flash快闪记忆体储存子系统的使用周期大幅增加，而不会因为部分记录单元毁损而减少其使用寿命。损耗平衡技术的运行效能，关键就在于演算法的技术水平，透过区块或页面进行记忆体读写现况使用追踪、记录，将每个记忆单元的每次写入累加于计数器进行计数，损耗平衡演算法亦可自动指示控制器，将资料写入程序尽可能分摊至使用率较低的储存区块，进而延长NAND Flash快闪记忆体IC元件寿命。
然而，在开发NAND Flash快闪记忆体储存子系统时，多数开发者关注的焦点大都会放在如何提升读/写效能，但相对于效能，有更重要的因素需被考虑进去！
在众多技术手段上，ECC资料纠错是一个相当常用的关键设计，尤其是在目前高密度的NAND Flash快闪记忆体设计方案中，例如MLC技术的NAND Flash快闪记忆体，就经常出现数据写入或读出错误，多半是邻近资料读/写影响造成，而利用纠错电路设计，则可以改善此问题。
目前采取MLC技术来提升记忆体储存密度的设计方法已成为主流，但MLC出现位元错误的机率约为SLC的4倍，而在温度的耐受性方面，MLC也往往容易因为温度的变异而出现资料记录错误，面对这些问题，MLC NAND Flash快闪记忆体需要更完善的ECC纠错电路。
为了补偿MLC较高的错误率，多数可由控制器的韧体进行纠错处理，但此举会造成无法减省的ECC纠错程序，使得读写效能反而出现低下的状况，为了改善此问题，在强调高效能的NAND Flash快闪记忆体储存子系统中，会尝试将ECC纠错技术以硬体方式实践，例如采取8位元或更高位元的硬体ECC引擎，提高整体NAND Flash快闪记忆体储存子系统的资料读/写正确率，同时维持最高的资料读/写效能。
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